Behavioral modeling and simulation of digital phase-locked loops using VHDL-AMS

Behavioral modeling and simulation of digital phase-locked loops using VHDL-AMS

 

This paper presents a simulation VHDL-AMS – based model of digital phase-locked loop – PLL (DPLL) for mixed-signal applications. The described model is of behavioral type, which ensures in a large extend its versatility. The created model is developed as a hierarchical design using hierarchical blocks to represent the basic elements of the monolithic DPLL. It is built of block that simulates the behavior of the digital phase detector (PD), low-pass filter (LPF), voltagecontrolled oscillator (VCO) and programmable frequency divider. The modeling of the DPLL behavior is implemented and corresponds to the format of the simulation software System Vision 5.5 (from Mentor Graphics). The model parameters are extracted for the monolithic PLL CD74HC4046 from Texas Instruments as an example. Confirmation of the validity of the proposed model is made by comparison of the simulation results, manufacturer’s data and the results of the experimental study of the breadboard circuits with 4046. This results in good agreement between simulations and performance of the actual devices (the maximum error is not higher than 10%).

 

В тази статия е представен поведенчески VHDL-AMS модел на цифрова фазово затворена верига – PLL (DPLL). Описаният в статията модел е от поведенчески тип, чрез което се осигурява с голяма степен неговата универсалност. Моделът е създаден като йерархична структура от блокове отразяващи поведението на базовите елементи на монолитните DPLL схеми. Той е изграден от блокове, симулиращи поведението на цифров фазов детектор, нискочестотен филтър (НЧФ), генератор, управляван от напрежение (ГУН) и програмируем делител на честота. Моделирането на поведението на DPLL е изпълнено и отговаря на формата на симула- ционната програма System Vision 5.5 (част от програмната система Mentor Graphics). Моделните параметри са определени за монолитния PLL CD74HC4046, използвани като пример в статията. Валидацията на модела е изпълнена чрез сравнение на симулационните резултати с типичните стойности на основните параметри от каталожните данни и с резултати от експериментално изследване на опитни схеми с 4046. Анализът на получените резултати показа добро покритие между компютърните симулации и поведе- нието на реалните интегрални схеми (максималната стойност на относителната грешка не надвишава 10%).

 

Download PDF full text
20140102-08